Dwarkesh Patel：2045 年的芯片会长什么样？

半导体行业从未遇到过像现在这场 AI 需求暴涨这样的冲击。Gary Dickerson 说，AI 正在推高惊人的计算需求。Peter Wennink 给出的数字是：轻松高出最大产能 40% 到 50%，这种事他从没见过。AI 的进展一直靠算力指数级增长来驱动。要把这条路走下去，Intel 这样的代工厂需要多得多的先进硅片——芯片要更多，也要更好。

这些芯片的生产卡在 Intel 向供应商买的设备上，最出名的是 ASML 的 EUV 光刻机。一段新闻说得很直白：没有设备，他们就没法在这儿造芯片。Dwarkesh Patel 花了两天参观 Intel 的晶圆厂，为采访管理层做准备。他想弄清，造出世界上最先进的芯片需要什么，以及硬件如何塑造 AI 的未来。

Dwarkesh 坐下来采访 Chris Auth，他负责所有目前在产工艺的开发。他想听一个新工艺到底怎么做成的具体版本。如果 14A 还有两三年才出货，从现在到那时在干什么？良率怎么往上走，他们看哪些遥测，跑哪些实验？

Auth 说 14A 已经开发了三年多，前期工作做了不少。工艺和将要跑的设备组合接近定稿，他们正在把每一步调准。厂里大约有 2,000 道工序。每一道都要精细到能进量产、每周跑几千片晶圆，而且每一次都能重复。

Dwarkesh 问 14A 产线上良率一个月一个月到底怎么涨：缺陷怎么找、怎么修。Auth 描述的是一个不停转的闭环。在线计量设备看着晶圆，缺陷一出现就标出来。到了线末，用电学测试或分选看芯片在哪儿失效，再分析这些失效。

他们把失效点切开看截面——Dwarkesh 前一天就在 TEM 实验室里。从截面能看出缺陷夹在哪几层之间、来自流程的哪一段，以及那段的在线计量是不是已经看到过同样的缺陷。这些就是要去对付的。

Auth 说，教训是一个节点里不要塞太多创新。发明越多，工艺越复杂。你能做成，但仍要赶上客户要的交期。可预期的进度才是关键：弄清能塞进多少创新，同时还能赶上客户的时间表。

Intel 在 10nm 上体会过这笔取舍有多贵。原定 2016 年发布，量产拖到 2018 年才开始。分析师 Vivek Arya 指出，Intel 曾是摩尔定律的守门人，两年一个节奏，但那一批产品几乎晚了四年。当时 Yahoo Finance 的一段画面：Intel 四个月来最差的一天，股价跌超 15%，TSMC 闻讯涨了 13%。

Dwarkesh 问 Intel 从 10nm 学到了什么。Auth 说那是目标定得太猛的一个例子。他们在做所谓的 hyperscaling——缩小得比历史上快得多——同时围着新设备还没就绪这件事发明解决方案。这把很大的负担压到了工艺和工程师身上。

到头来，10nm 是很好的技术：良率、性能、成本都是世界级。只是花的时间比他们想的长。他们试图把这一点带到后面的节点：限制塞进去的创新量，好赶上进度。问到什么本该留给下一版，Auth 说大概就是 EUV。定义 10nm 的时候，结论是 EUV 还没准备好。

EUV 是极紫外光刻。它用 13.5 纳米的光来印芯片图形，波长大约是芯片厂以前用的 193 nm 设备的十四分之一。波长越短，一次曝光能印出的图形越细。Intel 当时判定这项技术赶不上。

TSMC 动手更早。它 2019 年把 EUV 推进量产，2020 年在 5nm 上进一步拉升。Intel 的第一条 EUV 工艺直到 2023 年才落到产品上，所以 TSMC 在这些机器上大约多了四年经验。

Dwarkesh 问他们怎么判断一个研究想法——二维材料、CFET、钌互连——够不够成熟，能进下一个节点。Auth 说 10nm 还产出了一套成熟度指标，用在他们称为阶段门的流程里：从探路进入开发，要过良率、缺陷和性能门槛。过不了，这个想法就滑到下一代技术。他们盯着已经就绪的东西，因为赶上进度才是关键。

赶上进度很难，部分是因为新的晶体管设计要几十年才能成熟。现代芯片晶体管从 1960 年演示的平面 MOS 晶体管演进而来。从那以后的历史，就是从二维往三维爬。Auth 接下来要讲的每一步，从 FinFET 到 gate-all-around，都是这条路上的一阶。最好先从一只基本晶体管、以及它的各个部分怎么变讲起。

晶体管就是一个开关。打开时，电流在两端之间流动，这两端叫源极和漏极。栅极坐在它们之间的硅上面。栅极加上正电压，开关就打开，因为它把硅里带负电的电子往上拉向栅极。一层很薄的绝缘层拦住它们，不让真的碰到栅极，于是电子聚在绝缘层正下方，形成一条从源到漏的薄导电通路：沟道。拿掉电压，电子散开，沟道消失，开关就关掉。

晶体管越缩越小，源极和漏极近到即使开关本该关掉，电流仍能穿过沟道。他们需要更好的办法来控制沟道、止住漏电。办法是让栅极从更多面碰到沟道，抓得更紧。

原来的平面晶体管里，栅极只从顶面碰到沟道。FinFET 把沟道挤成一片薄薄的竖直硅鳍。栅极搭在鳍上，从三面控制沟道。下一步是把底面也盖住。gate-all-around 把沟道切成细带，每一根都让栅极完全包住。

要做到这一点，需要新材料和新的制造步骤。要做出悬空的硅带，先把它们夹在交替的临时占位层之间，占位层留出栅极最终要去的空间。真正的栅极材料扛不住后面的工艺——晶圆要在大约 1,000°C 下烘烤。

高温步骤做完后，芯片厂把占位层刻掉，硅带就悬在那里。他们在每根带周围填上一层薄薄的高介电常数绝缘体，好让栅极更有力地拉沟道，再把栅极金属铺在这层上面。

FinFET 1989 年在实验室演示，2011 年在 Intel 进入量产。gate-all-around 晶体管还更早一年，1988 年就演示过，但 Samsung 直到 2022 年才开始生产 gate-all-around 芯片。想法差不多同时发展出来，量产却差了十年。Dwarkesh 想知道，为什么 gate-all-around 花了这么久。

他请 Auth 把高产量制造走一遍：一旦有了沟道更小、四面围住这个想法，材料科学上的问题——包括别把栅极毁掉——到底怎么解决，为什么要这么久？Auth 说他们 1990 年代就知道这个想法，也知道制造上的问题。同一时期他们手里还有 high-k 金属栅、应变硅和 FinFET。不到非做不可，你不会去碰。如果那些旋钮还能把性能拧上去，你就用它们。

他们走过应变硅、high-k 金属栅、FinFET，然后变成：还得再往前走。gate-all-around 才是终极晶体管；也许该去碰那些问题了，包括怎么把它和 high-k 金属栅放在一起。这种发明要时间。有时需要新材料。有时需要另一种设备，意思是找供应商要一台能做 X 的设备、一种能淀积这种材料的气体、一个有这种特性的加热卡盘。

这些都要时间，有些还得迭代：做一只 gate-all-around 晶体管，发现不行，弄清假设错在哪，再试另一种结构。Dwarkesh 问，研发本身怎么从 Dennard 缩放那个年代——平面晶体管只管做小——变成现在尺寸改进没那么容易、必须同时拧性能的许多面。

Auth 说，1980 年代和 1990 年代由 Dennard 缩放和光刻驱动：东西做小，晶体管更快更可靠，节奏可预期。到了 2000 年代，这就不够了。对他来说，那成了创新的黄金时代。每个节点都得回答：你怎么提供更多缩放、更多性能。这推出了应变硅、high-k 金属栅、FinFET、gate-all-around、背面供电——1980 年代你不会去碰这些，因为同一套流程接着缩小就行。

他说，对晶体管瘾君子来说，这太爽了：战术手册打开了。可以引进新材料。他们用的材料种类大概比 1990 年代多了 10 倍。原子层沉积意味着你在一个原子一个原子地控这些东西。以前的做法是尽量什么都别改。现在是抄起大锤，把东西砸开，再想一个新主意。

对 14A，Intel 在用一种新的光刻机：High-NA EUV。它用的极紫外光和今天的 EUV 设备一样，但光学改了。NA，也就是数值孔径，衡量机器的反射镜能把多宽的一束光锥聚焦到晶圆上。锥越宽，光能刻出的点越小。标准 EUV 的 NA 是 0.33。High-NA 扩到 0.55，一次曝光就能印出大约小 1.7 倍的图形。

图形小到机器印不下时，芯片厂把图形拆成好几次曝光，每次印不同的一套。最密的图形可能要两次、三次，甚至四次。每多一次，就多占一台大约两亿美元设备的时间，也多一次出缺陷的机会。High-NA 机器大约贵一倍，但能减少曝光次数。贵得值不值，看的是省下的时间和避开的缺陷。

Dwarkesh 问，为什么 Intel 在 14A 上用 High-NA，TSMC 却说经济上还不划算。Auth 说这是个好例子：架构一变，同一套设备得出的结论就不一样。Intel 用背面供电，正面间距要求松一些，所以能直接用 High-NA 印。TSMC 没有背面供电，间距必须更紧，High-NA 做不到，只好用双重图形化 EUV。对他们帮助不大；对 Intel 有用。

在 14A 上他们把 High-NA 留成一个选项，会跟客户谈，因为划得来，也有复杂度。Dwarkesh 接着解释背面供电。芯片有两种布线。电源线送电，需要粗。信号线让晶体管互相说话，更细，但要留空间，免得一根线的信号干扰另一根。

过去，这些电源线和信号线都得挤在晶体管顶上。Intel 最新的工艺把电源线挪到晶体管下面，也就是晶圆背面。顶上腾出空间，信号线就不用挤得那么紧。没有背面供电，布线密到即使用 High-NA 也仍要多次曝光。有了背面供电，High-NA 一次就够。

外部公司现在可以委托 Intel 制造它们设计的芯片。它们遵循 Intel 的工艺设计套件，也就是 PDK：一份菜单，写明某道工艺能做什么、按什么规则做。Dwarkesh 问，客户在规划 14A 时，High-NA 现在是不是必须锁进 PDK。Auth 说今天它是一个选项，客户一个一个谈。

18A 上曾有公开报道，说 PDK 延期、说明用不了，让人很难把 Intel 当代工厂用。Dwarkesh 问成为代工厂、拿出其他客户能用的 PDK 这件事。Auth 说有学习曲线，竞争对手也走过。几十年来 Intel 是 IDM：晶体管数据给自己的产品团队看，从来没有正式的 PDK 流程。这在 18A 上是新的，一开始并没有。

他们收了很多客户反馈：PDK 要什么样的质量和成熟度，客户想看到哪些信息。14A 一开始就会有高质量的 PDK。PDK 0.5、0.9、1.0 各有成熟度指标，他们持续把反馈收进去。Dwarkesh 指出，Intel 历史上大部分时间晶圆厂只造 Intel 自己的芯片，这可能帮了 TSMC：服务很多客户，TSMC 有更多晶圆可学、更多收入可再投入，也有更大的交期压力。

Dwarkesh 问了一个反事实。如果 1960 年代有一只蝴蝶扇了翅膀，能不能想象一个世界里 gate-all-around 这个词根本不存在，人们走了技术树完全不同的一根枝？能岔开多远？会不会连铜都不用？

Auth 觉得晶体管走到 gate-all-around 作为理想结构，多多少少是必然的；1990 年代他们就已经在谈。背面供电更跳脱。即使在 1990 年代，把整块硅衬底剥掉、在背面布线，这个想法也太远。铜线是最好的，所以他不知道你会怎么走到别处——只除了最密的间距，换掉铜是必然。粗一点的线，铜大概就是终点。

一旦做了 gate-all-around 和背面供电，你就进了另一种状态。不再是一块衬底、什么都叠在上面。晶体管漂在互连里，你开始问：为什么不晶体管、互连、再晶体管、再互连？他们已经在做的、把独立芯片叠在一起的三维堆叠，会让你问：为什么不能直接建成一整座这样的结构。

存储器里已经能看到。NAND 有惊人的三维结构；DRAM 在谈这个，Auth 觉得 DRAM 也会走过去。很多人说他们不会做，因为未来五年做不到。把时间尺度拉大：10 年、20 年、2045 年。然后你就能看到相当奇异的结构。他们只拿未来四年看起来可能的事情来限制自己。问缩放，他们大约能看到四年；走到那儿再看四年。谈到 10 年，就很难说了。

Chris 往上建的想法可以从晶体管本身开始。芯片用两种晶体管，n 型和 p 型，工作方式一样，只是电荷反过来。几乎每条电路都成对使用它们。今天它们并排放。下一步是直接叠在一起省空间。原则上同样面积能装两倍晶体管。这种设计叫 CFET，互补场效应管。每多一层就多制造步骤和成本，还有散热，热没有明确的出路。

Dwarkesh 问热是不是长期的根本问题：逻辑比存储器更耗电，所以不能像把 DRAM 堆成 HBM 或做 3D NAND 那样堆逻辑。Auth 说限制计算的有三件事：开关能有多快（频率），这次开关耗多少电（效率），以及开关产生的热怎么散掉（热）。这些不是新问题；20 年前的文章里就能找到。三维器件让热更难办。系统级分析和仿真工具还在起步。这是限制，以后也是，但这些问题他们能解决。

问题肯花功夫就能应对，但工程时间有限，做实验的晶圆也有限。在成千上万个问题里决定晶圆往哪儿投，本身就是把一个节点做起来最难的部分之一。Dwarkesh 旁听了 Intel 的一次 Hot Topics 会议，这些决定就是在那儿做的。他和 Kevin Fischer 在一起，Fischer 那天早上正在立规矩，讲他们怎么把 18A 和 18A-P 往前推。人们带着改善良率和性能的实验和想法来；Fischer 和集成工程师告诉他们需要什么数据、怎么走得更快。

Dwarkesh 想感受一下文化。这个会卡着 Intel 最先进的节点。他们要进度快，所以 Fischer 下手很重。Fischer 说普通工程师不理解利害：这对 Intel 利润和客户意味着什么。他们看不见。碰到边界——有人说不行——他们就停了。这个行业你会学到一件事：完整的数据集你永远不会有。等一套完整数据，你就等太久了。

Fischer 在这些会上做的很多事，是决定冒多大险。现在就走？开始拿量产去赌？你在赌利润。你在赌收入。他担心 Dwarkesh 会把他写成拿锤子砸人的怪物。Dwarkesh 说这名声很好。Fischer 说真正要传达的是紧迫感。每一天都算数。

问到具体问题时，Fischer 指的是那天早上的外延结节。epi 是 epitaxy 的简称：在已有材料上生长新材料。芯片厂让气体流过加热的晶圆；气体在表面留下原子。下面的晶体当模板，每个新原子跟下面的对齐。他们在好几个阶段用外延。Fischer 讲的那一步，是在栅极两侧把源极和漏极长成小晶体。

淀积过程中会出现异常生长，一小块像肿瘤，长得特别快。一处外延短路到不该连的另一处，晶体管就停摆。然后你得收窄修复办法。赞助插播过后，Fischer 接着说：那天早上他们在看一种特殊清洗，淀积完之后把结节去掉。另一些讨论是怎么除掉结节的源头。

Dwarkesh 问他们怎么判断源头是什么。Fischer 说他们高度并行地干。最容易的修法并不总是一目了然，所以潜在修法他们都做，有时最终也不是他们最先想到的那个。一旦认定这是这项技术的主要问题，Hot Topics 会议就把资源对齐到那些工程团队，好让他们加速。

Dwarkesh 问有没有一条快车道，晶圆如果卡着实验就能走得更快。Fischer 描述工厂里一套分级的 hot box 系统。每一档都更快一点；工厂用这个给那一批硅排优先级。最高档 HotBox 1 一路抢跑，每台设备都优先，但这会拖累整座工厂。工厂的人不喜欢打这张牌，因为你为了极快而低效地用设备。想像一条高速路专门给那一个实验留一条车道。别人都让开，那一批就冲下去。

Kevin 的工作是决定现在什么上产线。前一天，Dwarkesh 跟着 Jack Kavalieros 去了 Intel 的研究实验室，看那些还进不了当前节点的想法。他们从布线开始。晶体管只有连上别的晶体管才有用，现代芯片上这要晶体管上方十几层金属线，叫互连。这些线是铜的，越缩越小，铜就开始出问题。Intel 在探索替代：钌。

Dwarkesh 问，钌电阻率更高，为什么还要探索。Kavalieros 说，铜线缩小会碰到挑战。铜通常需要一层衬层才能淀积、填满线槽。钌不一样，它是可以刻蚀的材料，所以不需要那层衬层。缩到很细的尺寸，用没有衬层去换一层有电阻的衬层，钌就开始赢。

有一个交叉点，钌的导电性——电阻率——比铜好得多，大概在 20 纳米间距这一档。间距一半是金属线，另一半是隔离它们的介质。Kavalieros 说，衬层几乎像胶水或过渡层，好让铜粘住、接到下面的铜线上。这些是咬合在一起的铜线。每次淀积铜，底下都有一层衬层。过去那层衬层可以占掉整个导电通路的很大一块。他们把它做薄了，铜又回来成为竞争者。

Dwarkesh 问他们怎么判断一项技术成熟到能进高产量制造。10nm 上他们从铜改到钴，出过问题。Kavalieros 说，把这些材料嵌进晶体管生态，涉及很多部件。可扩展性是一块；能否集成是另一块。他们选钴的时候它是领先者，当时结果也更强。

他们跟提供材料和设备的供应商生态合作，往后会找到可能让铜重新成为两者中更强那个的方案。事情就是这样发生的。每项技术，他们都评估多个选项。快要定下能量产的产品时，就得拍板。当时领先的选项是钴。现在又是铜。也许将来会是钌。

Dwarkesh 想听 Kavalieros 对 CFET 的看法：把晶体管叠在一起。进展怎样？能不能一层层加——两层、三层、四层——能叠多高？Kavalieros 说评估已经铺开，不只 Intel，竞争对手和外部实验室也在做。这是可堆叠性的极致。晶体管本来压得越来越紧，他们用堆叠把这放松。

堆叠并不等于它们不互连。以前在顶上甚至底下的连接，现在必须在晶体管之间竖直走。这是新挑战：挖槽再填上的深宽比更难。不是把器件叠起来就完事，因为还得想怎么把它们连上。Dwarkesh 问问题是不是把那么深的孔刻出来。Kavalieros 说刻蚀的深宽比是很大一块，他们在跟供应商做这个。还有那些细小空间用什么填。填充会留下永远填不满的气隙或孔，那可不理想。

Dwarkesh 假定这个实验室里已经有能工作的 CFET。现在哪片晶圆或哪道工艺在工作，到进入完整高产量流程还有哪些下一步？Kavalieros 说，演进的是一套架构，不只是一种化学或一种材料，所以他们必须做短环试验件来加快周转。正常制造流程走完那几千步可能要一个月甚至更久。这里的目标是取出其中的单元并加以验证。

短环试验件给出电学和化学参数，用来消除卡点。这些解决之后，再组合成更复杂的试验件。在这里你可能做很简单的东西：一只二极管、一只电容、晶体管的部件。这些变强了，再组合成晶体管本身。对 CFET，他们可能不会做四根带叠四根带。可能做一根叠一根，因为那么高的深宽比更难。简化版 CFET，NMOS 一根线、PMOS 一根线，仍然能让他们评估堆叠和互连。

这里的特征尺寸是不是以后那么小，还是更大？Kavalieros 说，有些情况下至少一样小。二维材料——过渡金属硫族化合物——本质上是单原子层。这些淀积可以在这个实验室做。他们可以评估导电性、接触，以及调制导电性，也就是晶体管做的事。他们能淀积薄到原子尺度的薄膜，用 EUV 或电子束印出很小的图形，和以后量产要做的类似。

Dwarkesh 还是没有直觉。如果他们已经有特征尺寸接近量产、能工作的 CFET，为什么进手机还要 10 年？Kavalieros 说，对 CFET 这种架构和对一种新材料，答案略有不同。材料必须能淀积、刻蚀、去掉，并证明和上下层兼容，才能放进产线。架构看起来可能只是简单演进——你们已经在并排放纳米带晶体管，叠起来有什么不行？——但堆叠提高了刻蚀、淀积和清洗的深宽比，技术可能根本还没准备好。

如果他们已经在这儿做成了，难道没有一个版本的技术已经就绪？对，Kavalieros 说。他们做成了简化版，相对现在并排的纳米带可能并没有优势。他们需要把它演进到也许两根纳米带，或者加上对的金属和介质，把性能吃到最大。有一千种不同的步骤，必须以一种独特的方式凑在一起，才能让性能配得上、甚至超过上一代技术。

想法通常在哪儿失败？你有 20 个像二维材料这样的想法；他们怎么决定某一个不值得追？有时他们发现一些根本点，和其余工艺不兼容。最初的实验可能只是简单淀积：我能把膜淀积下来，看看、测测。等到我试着做接触，什么都粘不住。下一步的附着就能把一种材料刷掉。

更复杂的失败是下游步骤的气体相互作用。你把膜淀积下来，用别的材料盖住，但它们不密封，所以第三、第四、第五步仍然跟它作用，改变它的性质。这就不稳定了，你得去找更好的密封。控制不住，就是死路。

堆叠晶体管仍是研究问题，但把完整芯片叠起来已经在量产。它解决的是独立芯片怎么通信。Patel 用 Nvidia 的 Blackwell 数据中心 GPU 作例子：两颗大处理器芯片，周围八叠高带宽存储器，必须不停交换数据。在 AI 负载里，搬这些数据限制完成时间，往往比原始算力还狠。

计算和通信之间有几何上的错配。想像相邻芯片沿着相对的边交换数据。每颗芯片的长宽各翻一倍，电路可用面积变成四倍，用来出线的边只变成两倍。晶体管更密，这个失衡更狠：算的能力可以比把算出来的数据搬走的能力涨得更快。

封装把做好的芯片连到其他芯片和计算机的其余部分。Patel 勾了一下它的演进：从并排放、连接从边缘出去的芯片，到多颗芯片坐在一块共用的硅上，也就是中介层。穿过中介层布线，通信密度更高。这种安排通常叫 2.5D 封装。

把芯片直接键合在一起，是另一条通往更短、更密连接的路。早期版本用焊料凸点，既占空间又加电阻。hybrid bonding 去掉焊料，把芯片的信号连接直接接上。这成了行业大力投入的方向，因为界面可以比基于凸点的连接密得多。

工艺是把两个表面上的铜互连对准，贴在一起，加热让铜膨胀、跨过缝隙。周围的绝缘表面也会键合。要在量产里做成，得解决对准和缺陷问题。在 Intel 的封装实验室，Patel 问先进封装技术开发部门总监 Tyler Osborn，这套方法实际怎么走。

Patel 问其他键合路径。Osborn 澄清，把两片完整晶圆键合，Intel 一般叫晶圆对晶圆。CMOS 图像传感器已经广泛这么用，研究者也在探索存储器堆叠这类应用。但两片晶圆上裸片的几何必须匹配，对应位置能直接对准。

良率给晶圆对晶圆键合带来第二个困难。一片上的好裸片，一般不会跟另一片上的好裸片完美对齐。一些好器件难免键合到有缺陷的搭档，浪费可用硅。如果好坏裸片的图案完全吻合，这笔损失可以消失，但 Osborn 说这种完美匹配的概率非常低。

芯片对晶圆键合给 Intel 更多控制。单独的裸片可以切开、测试，再把已知完好的芯片只放到底晶圆上已知完好的位置。Osborn 预计两种路径都会保留，因为客户需求和架构决定怎么选。尤其是逻辑对逻辑的连接，他认为芯片对晶圆组装理由很强。

Patel 问连接间距还能再缩多少。Osborn 对比：大约十五年前第一层互连间距大概 130 到 150 微米，现在高产量 Foveros 是 25 微米，正在讨论的工作已经到 10 微米以下。他提到当年 IEEE ECTC 封装会议上的一篇论文，报告了 0.45 微米间距 hybrid bonding 器件的可靠性数据。

前面还有相当长的缩放跑道。Osborn 指出，芯片内部上层互连大约在 1 微米到半微米这个尺度。如果封装做到 0.5 微米或以下，设计者可以想像把一颗裸片的更下层更直接地连到另一颗的更下层，有可能拿掉一些布线层，减小晶体管层之间的压降。

对 AI 来说，更密的连接可以改善对内存带宽的获取。Patel 问，在这种优势没那么明显的应用里，好处是什么。Osborn 说公司也在考虑给客户端设备做 hybrid bonding：CPU 到 GPU 的连接可以用上更高密度，更细的互连可以降低每传输一比特的能量，单位是皮焦。通信能量下来，总系统功耗预算就下来，达到给定电学性能所需的散热也下来。

谈话现在从把芯片做得更好，转到把芯片做得更多。Patel 问 Intel CTO Pushkar Ranade：制造商都依赖同一批设备供应商，这个行业怎么走。他提到 ASML 一年生产不到一百台 EUV 机器，以及 Intel、TSMC 和 SK hynix 这类存储器厂对这些设备的争夺。

Ranade 同意设备供给是限制。Intel 必须尽量用好已装机容量，从现有设备队伍里把产出往上提。EUV 是特别显眼的瓶颈，但他说短缺也延伸到许多其他类别的半导体制造设备。

一个设备类别里有多家供应商，并不自动给成熟工艺带来灵活性。一旦 18A 这样的流程围着某台特定设备建起来，Intel 不能随便换一台机器就指望同一套工艺还能跑。公司仍然依赖它验证过的那家供应商和那套设备。这让瓶颈比全世界机器的总数更具体。

Patel 问定义 14A 时怎么保住灵活性。Ranade 说总体做法是代际之间尽量复用。举个示意数字，从 18A 到 14A 也许能复用 80% 的设备组合。更密的几何仍需要一些新能力和独特设备，但共通性让爬坡不那么依赖把所有东西都换掉。

就算资本无限，也不能立刻越过已装机设备的上限。在固定占地里，Ranade 看到的是增量收益，因为成熟工艺良率已经很高。流程越调越细，每多一个百分点就越难拿。有改进空间，但现有运营里并没有藏着不费力的数量级扩张。

Patel 直接问：全世界的设备够不够让 Intel 把先进晶圆产量做到十倍。Ranade 回答，那些约束下十倍不可能，大约两倍大概可以。Patel 拿这个去对：过去十年 AI 算力大约每年涨三倍。Ranade 说，除非设备商、它们的供应商、以及供应商的供应商都增产，集体产出没法一直扩。

Patel 给了一个粗略的经济示意：Intel 数十亿美元的资本开支，也许能供给支撑 AI 模型公司大约每年 1,000 亿美元收入的逻辑芯片。他承认还有存储器等其他层也在贡献。他的问题是：这样的需求和价值创造该不该回流成制造承诺，实验室愿不愿意用未来采购担保来锁住更多供给。

Ranade 说需求信号已经异常强。他描述这个行业几十年前从垂直整合走到代工厂、设备商、供应商的水平结构。现在超大规模云自己设计芯片，有的客户能吃掉一座晶圆厂的产出——或者好几座——而且有资本来资助。他看到的是走向虚拟垂直整合，而不是回到一家公司拥有每一步。

Patel 问，TSMC 出货的先进晶圆远多于 Intel，规模经济怎么起作用。Ranade 说代工厂是规模经济特别纯粹的例子。建一座晶圆厂会造成如此大的固定成本底座，按他估计，成本结构大约 80% 是固定的。因此利用率每多一个百分点，对这座设施能支撑的收入都关系极大。

Intel 在争更高的利用率，也在争同一设备占地里拿出更多好片子。Ranade 用裸片良率从 60% 提到 65% 或 70% 来说明后者：已经很贵的工厂里多出更多能用的芯片。这种改进一直有经济价值。他把行业整合连到这些要求上，对比几十年前那么多制造商，先进节点只剩三家。

Patel 问 Intel 追赶 TSMC 的具体计划——先进制程需求正溢到 AI 加速器、CPU 和其他产品上。Ranade 把「追上」拆成几种意思。论规模，TSMC 明显比 Intel 和 Samsung 大得多，把这个缺口补上会是渐进的，不会立刻完成。

论技术，Ranade 认为 Intel 已经有竞争力。他承认性能、功耗或面积密度可能差几个百分点，但把这些差距和落后整整一两代区分开。差整整一代，对裸片面积、产出和功耗有明确影响；差几个百分点，很难收成一个简单排名。

一道工艺不是单维产品。不同应用关心密度、速度、漏电和其他特性的不同组合。Ranade 特别强调可预期的时间、高良率，以及撑得起又大又快爬坡的执行。按他的说法，这些因素可以比在头条性能或面积指标上追回几个百分点更要紧。

Patel 引用 SemiAnalysis 的密度对比，暗示讨论中预计大约 2028 年的 14A 也许和 TSMC 的 N2 相当。Ranade 不认同这个基准，又回到广泛有竞争力、可预期的重要性。他不接受单用密度来充分描述这项技术。

Ranade 指出，14A 或 18A 这样的节点包含好几种晶体管，不是一种。可能有低漏电器件、高驱动电流器件、高密度 SRAM、高性能 SRAM，以及模拟或射频功能。工艺有没有竞争力，是这些能力的组合，对照某个客户设计实际需要什么来判断。

Patel 认为，如果今天买的设备决定了谁能服务未来的 AI 需求，设备开支现在就特别重要。他把讨论中那一年 TSMC 大约 500 亿美元的资本开支，和 Intel 大约 200 亿美元对比。Ranade 同意开支重要，但说这个对比并不完全公平：TSMC 服务更广的行业，Intel 仍主要给自己造。他预计随着外部代工业务增长，Intel 的资本开支也会涨。

Patel 转到 Intel 的存储器历史，从 DRAM 起家到后来卖掉闪存业务，问这些退出在 AI 浪潮里看起来怎样。Ranade 说，事后看，卖掉闪存的时机大概不理想。他也说当时做这个决定有原因，后来那么大的需求当时预见不到。

Ranade 现在看到的是一个准备吞下行业能造出的所有算力和存储器的世界。他认为存储器的供给紧张甚至比算力更狠。因此需求冲击并不限于逻辑晶圆或某一种加速器：硬件供应链上好几个相连的部分都必须扩张。

Patel 总结了一个区分：近几个月的意外，和这十年更大的天花板。产出在十二个月内也许涨得比有些人预期的快，但到 2030 年能扩出的总量仍受约束。Ranade 补上关键条件：如果整条供应链很快拉升，这个天花板可以变。但一份交货期十八个月的设备订单已经伸向 2028 年，那之后再加一座新的晶圆厂厂房，进度就会推到这十年末。

Dwarkesh 想谈 Intel 和马斯克在 Terafab 上的合作。那边在干什么？Ranade 指出马斯克公开谈过想建一座晶圆厂。一段视频里，马斯克说要么建 Terafab，要么就没有芯片，他们需要芯片，所以他们会建。Ranade 说想法一样：马斯克看到硅、算力和存储器的需求暴涨，断定自己的业务会需要很多。他想也许该自己干。跟造汽车不一样，这件事太精细，Intel 觉得可以一起合作，帮他把晶圆厂更快拉起来。

Dwarkesh 追问：因为设备瓶颈，世界上硅的净增量不会增加。一座新厂也许只是拿到了它作为代工客户拿不到的保供。Ranade 说不只是设备。晶圆厂需要大量电力、水、耗材；还有许多别的投入。Dwarkesh 说那些能扩，设备不能。有的比别的更能扩，Ranade 同意。他们需要多得多的设备，也需要多得多的原始厂房空间、原始洁净室产能。

如果 Intel 这样的代工厂必须建这些昂贵设施、买这些昂贵设备，经济账会是什么样？能不能更经济、扩得更快？Ranade 说这是一门资本极重的生意。把建厂成本按 20 年、30 年、40 年画出来，每四到五年翻一倍。厂里面，光刻——最贵的模块，就是图形化——翻倍还更快。今天一台 High-NA EUV 扫描机加上配套设备，大概要 4 亿美元。

如果这个速度继续，四年后图形化成本大概就是 8 亿美元。这不大讲得通。一个有用的思想实验：有没有一些事，今天可以彻底不一样，而 20 年前做不到？这个行业非常厌恶风险，理由充分。你投进去几百亿美元，真的不想冒险。你就按几十年来的做法继续做。

这不只是半导体，什么都是。十年十年这么做，人就信成了教条。Intel 的新工程师学到的是晶圆厂这样运转、工艺流程是这样的，他们把这当福音。今天造芯片，这真的是最好的办法吗？这是个正经问题。Dwarkesh 想知道 Ranade 在暗示什么：少几次光刻来省那个最贵的部件，还是把晶体管本身推倒重想？

以上都是，Ranade 说。硅晶体管演进了三四十年，还会继续：平面到 FinFET 到 gate-all-around，后面还有。那条路线图存在，而且定义清楚。但还有别的问题。今天真的需要洁净室吗？基础设施需要像现在这么精巧、这么复杂吗？

Dwarkesh 开玩笑说，总可以在研究晶圆厂里让人吃汉堡、抽雪茄，看看良率会怎样。Ranade 说那会是个很棒的实验，但没有一家在位者——Intel、TSMC、Samsung——会愿意做。他要说的就是这个：一门非常厌恶风险的生意，理由充分。生产力每丢掉一天，谁知道是多少钱。

Dwarkesh 说将来不用建洁净室，能省下那么多钱。Ranade 回到对未知的恐惧。没有人会愿意冒这个险。有时从一张白纸开始、把所有事情重想一遍是好的。芯片设计也一样：他们做 CPU 设计的许多方式大概 30 年前就锁死了。那是否意味着现在还这么做就聪明？大概不是。芯片设计更能冒险；晶圆厂更不能。以今天的经济账，也许有更聪明的做法。

收尾时，Dwarkesh 回到一开始的问题：已经到来的这场疯狂 AI 需求，Intel 怎么应？听起来如果最终瓶颈是上游的设备，Intel 现在就该尽量多融资。Nvidia 据称用几千亿美元的承诺把存储器和其他部件锁死了。Intel 也许该做同样的事，好让未来几年美国处于有利位置，让最先进的半导体制造大部分发生在这里。

Ranade 问 Dwarkesh 是不是在建议他们该买多得多的设备。是的，Dwarkesh 说，否则过两年你会处在一个本可以赚到几万亿美元、而所有设备都在台湾的位置。Ranade 说这是一个非常站得住的问题。要是早知道今天知道的这些，大概一年前就会多投。现在知道了，他认为他们会多投。