SemiAnalysis 谈 ASML 的 hybrid bonding 专利、HBM 经济账和下一代设备生态

Jordan Nanos 和 Howie、Sherry Zhang 开场，先说明 SemiAnalysis 新文章的核心判断：ASML 似乎在开发 hybrid bonding 设备。目前还没有产品发布。团队讨论的证据来自他们标注过的专利申请，这场对话要弄清这种设计可能意味着什么。

Howie 说，一个社交媒体账号的一系列帖子让团队注意到这些专利。专利已经存在一段时间，其中包括 2025 年的申请。图纸暗示了一种把 ASML 现有能力用到 hybrid bonding 上的独特做法。研究人员随后考察了输送布置和 SuperTrak，并把拟议系统与市面上已有设备作比较。

团队并不指望这会立刻发生。Howie 把开发周期说成数年，但认为这个设计值得细看，因为它和现有设备差别很大。Sherry 补充说，SemiAnalysis 关注先进封装已有多年，包括 Dylan 和同事在 2023 年或更早写的系列文章，所以这个方向的进展一直会吸引持续关注。

Howie 从传统的芯片到晶圆布置讲起。基底晶圆固定不动，拾取放置机构拿起单颗上层芯片或小芯片，对准后放到目标晶圆上。放置前还有其他预处理和量测步骤，之后还有包括退火在内的后续加工。眼下讨论的这台设备，承担的是整条流程里对准和放置那一段。

在 ASML 专利里，芯片改为沿轨道或转盘运行。它们经过量测、等离子体活化等工位，再到键合工位。在那里，晶圆朝芯片靠近，在载具上与它会合。颠倒过来才是关键：不是反复把芯片放到静止晶圆上，而是把晶圆送到芯片处。

这种布置可能让 ASML 用上它已有的量测和晶圆台搬运能力。Howie 把这份专利看成把这些专长转译到键合上的一条路。Jordan 接着问，公司会不会也在做晶圆到晶圆键合，以及那种做法和把单颗芯片放到晶圆上有什么不同。

Sherry 解释，晶圆到晶圆键合是把两片完整晶圆接在一起，芯片到晶圆键合则从单颗芯片开始。后者对准要求更高，市场上仍需要能同时给出所需精度和产能的成熟系统。研究人员从专利记录里看到 ASML 可能两条路都走的迹象，但更强的证据指向芯片到晶圆的开发。

Sherry 预计 ASML 进入任何市场都会瞄准最先进的一端，这和它在光刻里的位置类似。这个预期是团队对申请文件的解读，不是已经确认的产品计划。Jordan 问，这位潜在进入者和 BESI 等现有 hybrid bonding 设备供应商相比如何。

Howie 说，BESI、ASMPT 这类公司来自拾取放置传统。它们的专长包括用机械臂操控小芯片，精确放到基底晶圆上。在他描述的流程里，放置本身并不施力完成最终键合；后面的退火才是完成键合的一部分。

ASML 从前道半导体制造切入这个问题。它的光刻设备在给晶体管做图形时，套刻和对准控制极细。随着 hybrid bonding 间距缩小、两颗芯片之间的信号数量变得更重要，这种精度就可能派上用场。任务是把它放进一套以不同方式搬运芯片和晶圆的系统里。

Howie 称这个方案新颖，但也强调把现有能力转成新设备会带来落地难题。Jordan 把讨论接到团队早先关于 hybrid bonding 和 AMD 3D V-Cache 的研究，然后问起新研究里一个醒目的判断：HBM 预计不会在 2029 年之前采用芯片到晶圆 hybrid bonding，甚至可能根本不采用。

Howie 把逻辑芯片看成 hybrid bonding 的主要用途。原本并排放着的功能单元，可以分到上下相邻的两层。它们之间的连线变短，层间还能走更多线。这改变了同样功能挤在同一颗芯片相邻区域时会碰到的通信限制。

他举起一部 Huawei 手机，说是搭载 9050 芯片的 XT2。按团队的说法，它用两层 hybrid bonding 的硅来划分功能模块，更好地利用手头的工艺。他们强调的好处是能效，以及在手机物理限制内拿到更大的有效面积预算。

HBM 是另一回事。Howie 说，那里用 hybrid bonding，主要是在有限厚度里多叠几层存储器。他提到大约 775 微米的上限，以及每叠在最好情况下大约能增加 50% 容量。存储器厂商在研发和营销上投入了不少，但他认为这笔投入的回报目前还不够诱人。

Hybrid bonding 的实施成本高于 HBM 现用的回流或热压键合。它或许能改善热表现或信号完整性，但主要吸引力是更高的堆叠密度。Howie 说，这目前并不是很多客户需求里的头等大事：在给定性能和带宽目标下，有些买家反而要求厂商减少层数。

如果一款 HBM 设计不需要 hybrid bonding 就能满足要求，Howie 看不出承担额外成本的理由。所以团队不指望很快大规模采用，而是把更近的用途放在逻辑芯片上。Sherry 补充说，叠多少层的经济账，加上对准和产能难题，支撑了他们 2029 年或更晚才会采用的判断。

Jordan 指出，ASML 2024 年的路线图显示 hybrid bonding 会出现在 NAND 和 DRAM 上，这比研究人员的判断更乐观。Howie 回答说，设备商有动机去预判复杂新工艺，因为那些工艺会带来设备需求。他想起早先 High-NA 材料里偏乐观的晶体管密度预测，建议对这类路线图保持谨慎。

回到标注过的专利图，Sherry 把传统的固定腔体和 ASML 的轨道布置对照起来。现有流程里，芯片在设备之间移动，在各工位加工。拟议设计则让每颗芯片带着自己的夹持器走完整段流程，改变了生产系统里哪些部分需要移动。

专利把 SuperTrak Conveyance 列为轨道的潜在供应商。Sherry 把这种设计和 BESI 式流程对照：后者由键合头拾取在别处准备好的芯片。在 ASML 的布置里，芯片一直留在各自的夹持器上，载具在工位之间移动，只有到键合步骤才离开。

Howie 强调为什么芯片要留在那块载具上。它最初放置时的精确朝向，后续工位能量测到，系统可以在键合时补偿这个朝向。不是每次转运芯片，而是设备必须靠近它：各个腔体或功能模块朝载具落下，最后晶圆也一样。

这带来新的设备设计问题。原本在固定布置里量测的系统，现在要对接输送带上的芯片。这种少见的形态，可能需要和键合前功能的供应商做协同设计，好让他们的设备能在轨道系统里工作。ASML 也可以自己做其中一部分功能，尤其是量测。

剩下的问题是：设备自己移动到位时，量测精度还能不能保住。Howie 把洁净度列为另一大挑战。轨道可能长达数米，暴露数平方米的面积。芯片在工位之间移动、设备靠近并罩住它时，系统都要能控制环境。

Jordan 请研究人员把两项要求分开讲：对准精度和洁净度。表面之间一颗颗粒就会让一片区域键合不上，造成不良。Howie 先讲对准：量测键合焊盘的真实位置，再在芯片和晶圆会合前调整相对位置。

这些调整不只是 X、Y 方向的平移。系统还要考虑旋转和离面倾斜，一共六个自由度。芯片上可量测的结构能显示它在载具上的朝向，晶圆上的特征则确定它在空间中的位置。两面必须垂直靠近，键合特征正确叠合。

洁净度和对准不是一回事。Howie 解释，hybrid bonding 需要极平整、无颗粒的表面。介质表面先键合，随后退火加热结构，铜膨胀填满剩余空隙。夹在层间的颗粒不只毁掉一条连接：它能把更大一片区域的表面撑开。

他把污染比作楔子，挡住周围表面贴合。芯片在一个工位上是干净的，到下一个工位时还得干净。Sherry 补充说，对准和洁净度一起决定键合良率。能用的生产设备既要有很高的成功键合比例，也要有足够产能，这让它在要求上接近前道制造。

Sherry 把这些苛刻要求和前道设备公司越来越多地参与联系起来。盯着这个领域的不只是 ASML。她还看到对中国尤其重要：在工艺技术受限时，先进封装可以提供另一条缩放路径。NAURA、AMEC 等供应商正通过收购或投资扩大能力。

Jordan 问，逻辑节点再缩小受到限制时，键合能帮上什么忙。Howie 先讲一个简单取舍：在给定功耗包络里，用更多硅、以更低电压工作，有时能效更好。Hybrid bonding 把这个想法推进一步：把两层硅贴得很近，并给它们大量直接连接。工艺选择受限时，这是另一条提升性能的路。

更具体的好处来自逻辑如何分区。Howie 描述把时序没那么关键的功能，比如 SRAM 存储单元，移到另一层。这样腾出空间，让核心里的高速功能单元靠得更近。更短的连线减少时序延迟和布线拥塞。在 Huawei 的例子里，他提到时钟频率可以到 2.7 GHz，电压和功耗并没有相应升高。

更一般地说，同样的架构和功耗上限下，用更大的硅面积预算，可以通过更低电压工作来提高能效。Howie 还把更低电压和漏电减少、搬运信号时浪费的功耗减少联系起来。团队认为，正是这类收益让 hybrid bonding 即使没有更先进的光刻工艺也有价值。

Jordan 问 Sherry，中国的机会是不是意味着 hybrid bonding 设备躲过了出口限制，或者国内供应商就能造。她不把这些当成已经定论的政策问题。国际现有厂商仍然主导：她指出 BESI 做芯片到晶圆系统，并提到 EVG 和 ASMPT 是晶圆到晶圆键合的供应商。即便如此，中国设备公司仍在建设自己的能力。

Sherry 把地缘政治不确定性说成建设国内供应链的动力，和其他半导体设备的情况类似。Howie 也在技术路线图里看到这种雄心。在数据中心加速器上，中国开发方正在设法突破功率密度限制，并瞄准大约 2030 年大规模用 hybrid bonding 做逻辑折叠。

Howie 说，其中一些计划瞄准比 TSMC 的 SoIC 更紧的键合间距，并设想三层，而不是前面说的两层结构。层数增加会降低良率，要产出同样数量的合格品就需要更多设备产能。这些路线图的雄心因此既影响技术开发，也影响设备需求。

Jordan 换到另一个长期议题：ASML 和包括 TSMC、Intel 代工业务以及 Samsung 在内的晶圆厂，正在讨论 High-NA EUV 用更大的光罩。他问这项变化能带来什么，以及为什么不会马上到来。Howie 解释，问题始于 High-NA 光学布置造成的更小曝光场。

变形光学把光罩图形在一个方向缩小八倍，另一个方向缩小四倍。这实际上把最大曝光场砍掉一半，最大芯片面积大约 400 平方毫米，而当前完整曝光场大约是 850 平方毫米。想做更大芯片的设计人员必须把这个限制算进去，不能假定旧的曝光场还在。

过渡办法之一是拼接。Howie 描述在芯片平面规划里预留区域，让设计能容纳曝光边界，并可能用不是 High-NA 曝光的其他层跨过这条边界连接。办法可行，但会给设计加上额外约束，边界必须明确纳入考虑。

更大的光罩是另一条路。大约在 2030 年前后，研究人员讨论一种通常称为 6×12 英寸的规格，一个方向长度加倍。经过两个轴向不同的缩小倍率后，这可以恢复完整曝光场。它会放松设计约束、提高产能，延续 ASML 高产能设备的方向。

Sherry 指出，这项变化远远超出 ASML。光罩厂和供应链其余环节都必须跟上，所以和晶圆厂的协同需要时间。不能只改一台曝光设备，却让上游和配套工艺原封不动。

产能也会影响设备经济账。Sherry 提到 ASML 管理层对价值定价的说法：设备产出更多时，它创造的价值可以支撑更高售价。在她看来，更大的光罩和更高的生产率，长期看因此既有技术意义，也有商业意义。

谈到供应链必须改什么时，Howie 列出光罩制造、检测、防护膜和修复。即便标称尺寸也有现实折中：他说长边更接近 11.2 英寸，而不是字面上的 12 英寸，好让空白片适配现有物料搬运限制，同时给更大图形留出足够空间。

载具、高架搬运设备和光罩防护方式都要考虑。更大的图形面积也会让电子束检测、量测和修复更复杂。Howie 把所需的协同程度，比作行业在 2000 年代初从 8 英寸切到 12 英寸晶圆。晶圆厂和 ASML 必须足够早地拍板，供应商才能一起把生态做起来。

Jordan 问，这些进展会不会加深制造生态的分裂：一边在工艺限制下转向 hybrid bonding，另一边继续用 High-NA 和更大光罩缩小特征。他也想知道，回到更大曝光场会不会让设计更容易迁移，同时承认两条路可能仍需要很不一样的设计流程。

Howie 说，分化已经在 EDA 里看得见。设计多层硅需要决定各层放哪些功能。他描述 Huawei 正和设计公司做这种分区。这和 AMD 用 SoIC 时那种更简单的分离不同：后者是 CPU 核心和 L3 缓存各占一层。

逻辑折叠可以把一个核心内部的功能拆开。Howie 举出乘法器和缓冲器这类更小的单元，作为可能跨层分布的部件。这需要比单纯叠一颗缓存芯片更细致的多层设计流程。他认为，这些要求已经在推动与既有西方 EDA 流程不同的工具开发。

Sherry 转到制造和供应链。她不自称能预测未来政策，但描述团队从中国公司看到的情况：国产替代正从以国家主导为主，转向设备商和晶圆厂更协同的工作。他们从零开始一起设计设备和 EDA 能力，回应可能与世界其他地方不同的需求。

按 Sherry 的判断，出口管制政策怎么变，这些努力都不太可能消失。限制反而会加强把供应链本地化的动力，她认为中国半导体设备近期的经验已经说明这一点。她讲的是地面工作的方向和协同，而不是预测某项具体政策决定。

对话收尾时，Jordan 点出一个仍值得问的问题：ASML 开发这台拟议键合机时必须证明什么。这一集没有给出那份详细评估，因为团队把它留给了付费研究。嘉宾指向后续工作，包括一部 Huawei 手机拆解，而不是把专利设计当成已经完成的生产方案。

Sherry 收尾时谈到，和同事一起做这些技术供应链问题，学习曲线很陡。她希望读者觉得这项技术研究有用，并说团队会继续更新关于 ASML 和设备生态其他部分的工作。对话结束时，开发问题仍未收口，后续报道还在后面。